Stepwise Breakdown-Induced Degradation Analysis of 1200V SiC MOSFETs with Different Gate Structures
Rattachement africain : cn. Niveau de preuve : code pays fourni par la source.
Le résumé fourni par la source
This work investigates stepwise breakdown–induced degradation in commercial 1200V SiC MOSFETs with planar gate (PG), asymmetric trench (AT), and double trench (DT) structures. Under stepwise drain voltage stress, PG and AT exhibit hard breakdown with distinct pre- and post-breakdown stages, while DT shows a gradual soft breakdown caused by base punch-through. TCAD simulations confirm that hole trapping above the channel reduces VT, while hole trapping above the JFET increases CGD. Capacitance degradation is more pronounced.
Ce résumé expose les affirmations des auteurs. BNTIC ne l’interprète pas comme une validation indépendante des résultats.
Le contrôle bibliographique ouvert
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Fudan University pays non établi dans la noticeUniversité ou école supérieure
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Shanghai Fudan Microelectronics (China) pays non établi dans la noticeEntreprise
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School of Microelectronics pays non établi dans la noticeUniversité ou école supérieure
Fudan University, Shanghai Fudan Microelectronics (China) et School of Microelectronics.
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