Double line shrink lithography at k1= 0.16
Christoph Noelscher, Marcel Heller, Boris Habets, Matthias Markert et autres
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Microelectronic Engineering
U. Scheler
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Semiconductor materials and devicesFerroelectric and Negative Capacitance DevicesAdvancements in Semiconductor Devices and Circuit DesignMetal and Thin Film MechanicsAdvancements in Photolithography Techniques
Les publications récentes
Highly scalable sub-50nm vertical double gate trench DRAM cell
Till Schloesser, D. Manger, Rolf Weis, Stefan Slesazeck et autres
Results of a highly scalable 8F2 DRAM cell are presented. For the first time the fabrication of a fully depicted vertical transistor DRAM is demonstrated. Based on extensive process and device simulations, the scalability of the proposed cell beyond the 50nm DRAM …
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Fully depleted surrounding gate transistor (SGT) for 70 nm DRAM and beyond
Bernd Goebel, J. Lützen, D. Manger, Peter Moll et autres
A high performance surrounding gate transistor (SGT) enabling sufficient static and dynamic retention time of future DRAM cells is presented. For the first time, we demonstrate a fully depleted SGT, that shows no reduction of the retention time due to the transient …
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A novel low-temperature (Ba,Sr)TiO3 (BST) process with barrier for Gbit DRAM applications
G. Beitel, H. Wendt, Elke Fritsch, Volker Weinrich et autres
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Microelectronic Engineering
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