2025 conference-paper

Exploring 2D TMD pFET Gate Stack Scalability Towards 1 Nm Electrical Thickness

Tien Dat Ngo, Zaoyang Lin, Chelsey J. Dorow, Xiangyu Wu, Robert K. Grubbs, Dáire J. Cott, K. Banerjee, Ilse Hoflijk, Thierry S. Conard, Olivier Richard, Hee Dong Han, Fengben Xi, Azimkhan Kozhakhmetov, Kirby Maxey, Adedapo A. Oni, M. Metz, Uygar E. Avci, César Javier Lockhart de la Rosa, Gouri Sankar Kar, B. Govoreanu

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Rattachement africain : be, us, gr. Niveau de preuve : code pays fourni par la source.

Le résumé fourni par la source

We report p-type compatible$\mathbf{W O}_{\mathbf{x}} / \mathbf{H f O}_{\mathbf{2}}$gate stacks for WSe2-based 2D pFET devices. 2D pFET compatible gate stacks are challenging as typical 2D gate stack processes often result in unintentional n-type doping. In this work, we preserve the p-type attributes of the channel through ALD precursor optimization, while employing interfacial layers to maintain the channel integrity. Dual-gate devices are fabricated with channel length down to 50 nm and gate stacks achieving about 1.4 nm CET. We also present the first reported 2D pFET CV characteristics, including AC conductance analysis, showing successful CET scaling when thinning from 10 nm down to$4 \text{nm} \text{HfO}_{2}$physical thickness.

Ce résumé expose les affirmations des auteurs. BNTIC ne l’interprète pas comme une validation indépendante des résultats.

Le contrôle bibliographique ouvert

DOI retrouvé dans Crossref DOI retrouvé ; titre concordant.

Titre Crossref: Exploring 2D TMD pFET Gate Stack Scalability Towards 1 Nm Electrical Thickness
Date Crossref: 08/09/2025
Éditeur: IEEE
Type: proceedings-article

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Où se fait cette recherche

IMEC pays non établi dans la notice
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Intel (United States) pays non établi dans la notice
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Quality and Reliability (Greece) pays non établi dans la notice
Entreprise
Intel Foundry Technology Research pays non établi dans la notice
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Institution

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Les sujets associés

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