2025 conference-paper

36.1 A 32Gb/s 10.5Tb/s/mm 0.6pJ/b UCIe-Compliant Low-Latency Interface in 3nm Featuring Matched-Delay for Dynamic Clock Gating

Mu-Shan Lin, Chien-Chun Tsai, Shenggao Li, Wei‐Chih Chen, Wen-Hung Huang, Yu‐Chi Chen, Yu‐Jie Huang, Alan J. Drake, Chin-Hua Wen, Paul Ranucci, Hsin‐Hung Kuo, Shu-Chun Yang, Farsheed Mahmoudi, Huanhuan Ke, Chao-Chieh Li, Nai‐Chen Cheng, Jimmy Wang, Kevin Lin, Meng-Hsuan Wu, Kenny Cheng-Hsiang Hsieh, Nicholas Amatruda, William Polanco, D.P. King, Anwar Kashem

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3Institutions déclarées

3Pays d’affiliation déclarés

Rattachement africain : tw, us, cn. Niveau de preuve : code pays fourni par la source.

Le résumé fourni par la source

Demand for chiplet integration using 2.5D or 3D packaging has surged due to the AI/MLdriven growth in computing performance. Universal Chiplet Interconnect Express (UCIe) has been developed to standardize chiplet interconnects, focusing on bandwidth density, energy efficiency, and latency. Dynamic clock gating is crucial for reducing power consumption, but transitioning from clock-gated to ungated modes introduces challenges due to the instantaneous current surge (Di/Dt), which can cause significant supply voltage droop. This droop leads to data sampling misalignment and bit errors. This paper presents a 32Gb/s, 64-lane UCIe module with a matched-delay architecture designed to address these challenges and ensure low power and low latency operation.

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Le contrôle bibliographique ouvert

DOI retrouvé dans Crossref DOI retrouvé ; titre concordant.

Titre Crossref: 36.1 A 32Gb/s 10.5Tb/s/mm 0.6pJ/b UCIe-Compliant Low-Latency Interface in 3nm Featuring Matched-Delay for Dynamic Clock Gating
Date Crossref: 16/02/2025
Éditeur: IEEE
Type: proceedings-article

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Entreprise
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Institution
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Taiwan Semiconductor Manufacturing Company (Taiwan), Taiwan Semiconductor Manufacturing Company (United States) et Taiwan Semiconductor Manufacturing Company (China), avec 3 autres affiliations.

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