Low-spur technique for Integer-N phase-locked loop
Rattachement africain : tw. Niveau de preuve : code pays fourni par la source.
Le résumé fourni par la source
In this paper, we presents a low-spur phase locked loop (PLL) system for wireless applications. The low-spur frequency synthesizer randomizes the periodic ripples on the control voltage of the voltage-controlled oscillator (VCO) in order to reduce the reference spur at the output of the PLL. A new random clock generator is presented to perform a random selection of phase frequency detector (PFD) control for charge pump at locked state. The proposed frequency synthesizer was fabricated in TSMC 0.18-μm CMOS process. The PLL has achieved the phase noise of -105 dBc/Hz at 1MHz offset frequency and reference spurs below -72dBc.
Ce résumé expose les affirmations des auteurs. BNTIC ne l’interprète pas comme une validation indépendante des résultats.
Le contrôle bibliographique ouvert
DOI retrouvé dans Crossref DOI retrouvé ; titre concordant.
- Titre Crossref
- Low-spur technique for Integer-N phase-locked loop
- Date Crossref
- 01/08/2012
- Éditeur
- IEEE
- Type
- proceedings-article
Ce recoupement confirme des métadonnées liées au DOI. Il ne confirme ni la méthode ni les conclusions de l’étude, et il ne compte pas comme une seconde source scientifique indépendante.
Où se fait cette recherche
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National Yang Ming Chiao Tung University pays non établi dans la noticeUniversité ou école supérieure
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National Chiao Tung University Department of Electrical Engineering pays non établi dans la noticeUniversité ou école supérieure
National Yang Ming Chiao Tung University et Department of Electrical Engineering — National Chiao Tung University.
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