2005 conference-paper

The 65nm tunneling field effect transistor (TFET) 0.68μm/sup 2/ 6T memory cell and multi-V/sub th/ device

Th. Nirschl, St. Henzler, Juergen Fischer, A. Bargagli-Stoffi, Michael Fulde, M. Sterkel, Philip Teichmann, U. Schaper, Jan Einfeld, C. Linnenbank, Josef Sedlmeir, Cory E. Weber, Robert Heinrich, M. Ostermayr, Alexander Olbrich, B. Dobler, E. Ruderer, Ronald Kakoschke, K. Schrufer, Georg Georgakos, W. Hänsch, Doris Schmitt‐Landsiedel

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Le résumé fourni par la source

The tunneling field effect transistor (TFET) is fabricated using a 65nm standard CMOS process flow. The short-narrow TFET offers an on-current of 550/spl mu/A//spl mu/m which is comparable to the reference MOSFET device. Due to the integrated substrate/well contact the effective area of the TFET is smaller compared to the corresponding MOSFET. Thus, the size of a system-on-a-chip design is reduced by more than 5%. The quantum-mechanical TFET is able to extend the epoch of the CMOS technology by showing reduced short channel effects and smaller leakage currents. A multi-threshold TFET device is proposed which does not need additional implantation steps. A 0.68/spl mu/m/sup 2/ 6 transistor memory cell is fabricated using TFETs and MOSFETs showing the compatibility of MOSFET and TFET and a decrease of the memory array area of approximately 3%.

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Titre Crossref: The 65nm tunneling field effect transistor (TFET) 0.68μm/sup 2/ 6T memory cell and multi-V/sub th/ device
Date Crossref: 13/12/2005
Éditeur: IEEE
Type: proceedings-article

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