Ten-bit 100 MS/s 24.2 mW 0.8 mm 2 0.18 µm CMOS pipeline ADC based on maximal circuit sharing schemes
Rattachement africain : kr. Niveau de preuve : code pays fourni par la source.
Le résumé fourni par la source
A ten-bit (10b) 100 MS/s 0.18 µm CMOS three-step pipeline ADC with various circuit sharing techniques is described. Two MDACs share a single two-stage low-power switched amplifier without MOS series switches and memory effects as observed in conventional shared op-amps. All three flash ADCs use only one resistor ladder rather than three for reference voltages while the second and third flash ADCs share pre-amps for area and power reduction. The prototype ADC with an active die area of 0.80 mm2 shows a maximum SNDR and SFDR of 54.2 and 68.8 dB, respectively, and consumes 24.2 mW at 1.8 V and 100 MS/s.
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Le contrôle bibliographique ouvert
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- Titre Crossref
- Ten-bit 100 MS/s 24.2 mW 0.8 mm <sup>2</sup> 0.18 µm CMOS pipeline ADC based on maximal circuit sharing schemes
- Date Crossref
- 03/12/2009
- Éditeur
- Institution of Engineering and Technology (IET)
- Type
- journal-article
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Où se fait cette recherche
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Sogang University Department of Electronic Engineering pays non établi dans la noticeUniversité ou école supérieure
Department of Electronic Engineering — Sogang University.
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