2025 conference-paper

First Demonstration of Monolithic 3-Tier Nanosheet Transistor Stacking with Split Gate Featuring Tri-State Inverter/Half Sram Functionalities

Bo‐Wei Huang, Yingqi Liu, Ching-Wang Yao, Wei-Jen Chen, Min-Kuan Lin, Xin-Yuan Lin, Chun-Yi Cheng, Yi Huang, Ding-Wei Lin, Chih‐Hsuan Lu, Tsung-Han Tsai, C. W. Liu

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Monolithic three-tier transistor stackings with GeSi nanosheets, split gate, and multiple pn layer isolation are demonstrated for the first time. The split-gate process enables one common-gate CFET and one nFET underneath to achieve 6T STAM design with 3T footprint. The functionalities of tristate inverters and half-SRAM (1PD/1PU/1PG) of monolithic three-tier transistor stacking are successfully demonstrated.

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Contrôle bibliographique ouvert

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Titre Crossref: First Demonstration of Monolithic 3-Tier Nanosheet Transistor Stacking with Split Gate Featuring Tri-State Inverter/Half Sram Functionalities
Date Crossref: 08/06/2025
Éditeur: IEEE
Type: proceedings-article

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Sujets associés

Semiconductor materials and devicesAdvancements in Semiconductor Devices and Circuit DesignFerroelectric and Negative Capacitance Devices

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